Les circuits logiques et unités fonctionnelles

Résumé du document

Exercice

- Réaliser les circuits qui peuvent faire cette opération et vérifier le fonctionnement en exécutant l'opération en mode pas a pas.
- Utilisez les circuits suivant :
- Registre à décalage
- Comparateur SN54LS682 ou 74HC85
- Addition/soustraction
(...)

Extraits

[...] Additionneur Binaire < number > 1 A1 B1 2 A2 B2 3 A3 B3 4 A4 B4 r0 r1 r2 r3 r4  2 3 Retard n étages n Pour éviter le retard : r1 = f(A1,B1,r0) r2 = f(A1,B1,A2,B2,r0) r3 = f(A1,B1,A2,B2,A3,B3,r0) exemple : 74LS83 Additionneur Binaire < number > < number > Assemblage d 'additionneur 74LS83 C0 C8 C12 C15 S16 S13 S12 S9 S8 S 74LS83 C0 C4 S4 S1 A1 B1 A4 B A13 B13 A16 B16 < number > Additionneur BCD 4 1 3 2 4 2 1 3 4 2 1 3 +  Problème de la retenu Retenu A+B+6 Oui Non A+B A+B+6 Résultat Résultat Exemples : - 3+4 - 7+8 - 41+83 - 34+69 - 39+19 < number > Additionneur BCD 1er étage 74LS83 r 1 1 (1111) (1111) 0' r0' 74LS83 r (0110) 0 r0 1 r1 0 0' 74LS157 Select Strobe 4 1 3 2 4 2 1 3 4 2 1 3 + 5 < number > Additionneur BCD dernier étage 74LS83 r 4 4 (1111) (1111) 0' r4 74LS83 r (0110) 0 r0 4 0 0' 74LS157 Select Strobe r3 74LS157 (0001) (0000) Select 5 4 1 3 2 4 2 1 3 4 2 1 3 + 5 < number > Le traitement se fait selon deux solutions : signe et valeur absolue complément à 2 (utilisation d 'un additionneur comme soustracteur) SN 74H87 : complément vrai ( ou restreint ) Table de vérité : + N Soustraction Entré de contrôle Sortie B C Y1 Y2 Y3 Y4 L L L H H L H H A1 A2 A3 A4 A1 A2 A3 A4 H H H H L L L L _ _ _ _ Y4 Y3 Y2 Y1 A4 A3 A2 A1 74H87 B C < number > Soustraction/Addition Op=0 Soust. [...]

[...] < number > CL & UF I - Elément de Mémoire II - Registre III - Bus IV - Multiplexage des bus V - Compteur VI - Opérations Arithmétique & Logique < number > Elément Mémoire Set C Reset J K Q Q S C R Q Q Q0 Q7 S R C 3 Etats : S  1 C  R  0 Q b b0 < number > Bascule D Ck D Q Q Clear Set Clear Q D Ck Q On peut avoir la même fonction avec une bascule D < number > Utilité : Diviseur par 2 D Q Q Ck +5V vvvvv Ck Q 1 2 T T T Application : éliminer les différence entre 1 et 2 pour avoir des cycles constants < number > Le Monostable Reset Set Q Q R C +5V  Application : avoir un signal a niveau au lieu d 'une impulsion Q Q f()=f(RC)   Retard < number > Registres D D D Dn Dn-1 D0 Qn Qn-1 Q0 bn bn-1 b0 Ck Set Clear < number > Bus S D Commande Registre ou Mémoire Registre ou Mémoire Ck Ck < number > Transfert parallèle A0 An-1 An Bn-1 B0 Bn Sn Sn-1 S0 Bus < number > Multiplexage Démultiplexage des bus Lorsque le nombre d 'unité a interconnecter est important : < number > Multiplexage des bus < number > < number > Compteur Binaire Ck QA QB QC QD Utilité : PC, Timer, Distributeur de phase < number > < number > Opérations Arithmétique & Logique < number > Registre à décalage : principe Ck Es QA QB QC QD < number > Décalage à droite Set Clear D Q QD Set Clear D Q QB Set Clear D Q QA Set Clear D Q QC Es Ss Ck < number > Décalage à droite Set Clear D Q QD Set Clear D Q QB Set Clear D Q QA Set Clear D Q QC A B C D Es Ss Ck Load < number > Décalage à gauche Set Clear D Q QD Set Clear D Q QB Set Clear D Q QA Set Clear D Q QC A B C D Es Ck Ss Load < number > Le circuit 74LS194A A QA QB QC QD S0 S1 Clear R L B C D Ck S0 S Hold Shift Right R QA,QA QB,QB QC,QC QD Shift Left L QD,QD QC,QC QB,QB QA Load A QA,B QB,C QC,D QD < number > < number > Plusieurs boîtier en cascades QA QB QC QD S0 S1 Clear R L Ck QA QB QC QD S0 S1 Clear R L Ck 74LS194 74LS194 < number > Opérations Arith. [...]

[...] Elem Acci Si Q D Op. [...]

[...] Op C B Addition/Soustraction (4bits) Somme/Différence C0 4 3 2 1 B4 B3 B2 B1 A4 A3 A2 A1 Y4 Y3 Y2 Y1 A4 A3 A2 A1 74LS83 74H87 C4 C B 8 7 6 5 B8 B7 B6 B5 A8 A7 A6 A5 Y4 Y3 Y2 Y1 A8 A7 A6 A5 74LS83 74H87 Extension 8 bits Somme/Différence C0 C < number > Multiplication Binaire Multiplicande : A Multiplicateur : B Décalage a droite < number > Multiplication Binaire Multiplicande : A Multiplicateur : B Remplissage par des Décalage a droite < number > Multiplication Binaire + Décalage a droite - Test du bit de droite - si 1 addition BH Multiplicande : A Multiplicateur : B < number > Multiplication Binaire Multiplicande : A Multiplicateur : B Décalage a droite - Test du bit de droite - si 1 addition BH < number > Multiplication Binaire Décalage a droite Multiplicande : A Multiplicateur : B - Test du bit de droite < number > Multiplication Binaire Multiplicande : A Multiplicateur : B Décalage a droite - Test du bit de droite < number > Multiplication Binaire + Multiplicande : A Multiplicateur : B Décalage a droite - Test du bit de droite - si 1 addition BH < number > Multiplication Binaire Multiplicande : A Multiplicateur : B Décalage a droite - Test du bit de droite - si 1 addition BH < number > Multiplication Binaire Décalage a droite Multiplicande : A Multiplicateur : B - Test du bit de droite < number > Multiplication Binaire Multiplicande : A Multiplicateur : B Le registre B contient le resultat < number > Multiplication Binaire Multiplicande : A Multiplicateur : B Déroulement : - Chargement du Multiplicande dans A - Chargement Multiplicateur dans BH - Décalage droite BH,BL Bit BL0 Dernier bit multiplicateur Décalage droite de BH,BL BH Fin Oui Oui Non Non < number > Multiplication Binaire R L Ck QA QB QC QD Clear R L Ck 74LS194 S0 S1 S0 S1 74LS83 C0 C4 S4 S1 Multiplicande Multiplicateur S0 S Hold Shift Right Shift Left Load < number > Multiplication Binaire R L Ck QA QB QC QD Clear R L Ck 74LS194 S0 S1 S0 S1 74LS83 C0 C4 S4 S1 Multiplicande Multiplicateur Chargement registre Multiplicateur S0 S Hold Shift Right Shift Left Load Décalage a droite du RD séquenceur < number > Multiplication Binaire R L Ck QA QB QC QD Clear R L Ck S0 S1 S0 S1 74LS83 C0 C4 S4 S1 Multiplicande Multiplicateur RAZ du registre Multiplicateur Chargement Multiplicande S0 S Hold Shift Right Shift Left Load Chargement dans le RD séquenceur < number > Multiplication Binaire R L Ck QA QB QC QD Clear R L Ck S0 S1 S0 S C0 C4 S4 S1 Multiplicande Multiplicateur Chargement Multiplicande S0 S Hold Shift Right Shift Left Load séquenceur < number > Multiplication Binaire R L Ck QA QB QC QD Clear R L Ck S0 S1 S0 S C0 C4 S4 S1 Multiplicande Multiplicateur S0 S Hold Shift Right Shift Left Load séquenceur 1er Bit est : 1 Addition & décallage 1 < number > Multiplication Binaire R L Ck QA QB QC QD Clear R L Ck S0 S1 S0 S C0 C4 S4 S1 Multiplicande Multiplicateur S0 S Hold Shift Right Shift Left Load séquenceur 1er Bit est : 1  Addition & décallage < number > Multiplication Binaire R L Ck QA QB QC QD Clear R L Ck S0 S1 S0 S C0 C4 S4 S1 Multiplicande Multiplicateur S0 S Hold Shift Right Shift Left Load séquenceur Addition BH < number > Multiplication Binaire R L Ck QA QB QC QD Clear R L Ck S0 S1 S0 S C0 C4 S4 S1 Multiplicande Multiplicateur S0 S Hold Shift Right Shift Left Load séquenceur Décalage droite du RD < number > Multiplication Binaire R L Ck QA QB QC QD Clear R L Ck S0 S1 S0 S C0 C4 S4 S1 Multiplicande Multiplicateur S0 S Hold Shift Right Shift Left Load séquenceur Décalage droite du RD < number > Multiplication Binaire R L Ck QA QB QC QD Clear R L Ck S0 S1 S0 S C0 C4 S4 S1 Multiplicande Multiplicateur S0 S Hold Shift Right Shift Left Load séquenceur Test du 2eme bit Décalage droite < number > Multiplication Binaire R L Ck QA QB QC QD Clear R L Ck S0 S1 S0 S C0 C4 S4 S1 Multiplicande Multiplicateur S0 S Hold Shift Right Shift Left Load séquenceur Test du 3eme bit Addition A+BH < number > Multiplication Binaire R L Ck QA QB QC QD Clear R L Ck S0 S1 S0 S C0 C4 S4 S1 Multiplicande Multiplicateur S0 S Hold Shift Right Shift Left Load séquenceur Addition BH < number > Multiplication Binaire R L Ck QA QB QC QD Clear R L Ck S0 S1 S0 S C0 C4 S4 S1 Multiplicande Multiplicateur S0 S Hold Shift Right Shift Left Load séquenceur Décalage droite du RD < number > Multiplication Binaire R L Ck QA QB QC QD Clear R L Ck S0 S1 S0 S C0 C4 S4 S1 Multiplicande Multiplicateur S0 S Hold Shift Right Shift Left Load séquenceur Test du 4eme bit Décalage a droite < number > Multiplication Binaire R L Ck QA QB QC QD Clear R L Ck S0 S1 S0 S C0 C4 S4 S1 Multiplicande Multiplicateur S0 S Hold Shift Right Shift Left Load séquenceur Décalage a droite < number > Multiplication Rapide P6 P5 P4 P3 P2 P1 P0 = M3 M2 M1 M0 * N2 N1 N0 M3 M2 M1 M0 N2 N1 N0 N0M3 N0M2 N0M1 N0M0 N1M3 N1M2 N1M1 N1M0 N2M3 N2M2 N2 M1 N2 M0 P6 P5 P4 P3 P2 P1 P0 < number > Multiplication Rapide C0 C0 C4 C4 M0 N0 P0 M1 N1 M0 P1 N2 M2 M0 M1 P2 M3 M1 M2 P3 M2 M3 P4 M3 P5 P6 74LS 83 74LS 83 < number > Division Binaire Diviseur : B Dividende : A Comparaison de AH et de B : Si AH B alors A0= < number > Division Binaire Diviseur : B Dividende : A AH > B alors A0= - Décalage gauche du registre A Comparaison de AH et de B : < number > Division Binaire Diviseur : B Dividende : A (AH -  AH < number > Division Binaire Diviseur : B Dividende : A (AH -  AH < number > Division Binaire Diviseur : B Dividende : A Décalage gauche du registre A A < number > Division Binaire Diviseur : B Dividende : A Comparaison de AH et de B : - (AH -  AH AH > B < number > Division Binaire Diviseur : B Dividende : A A Décalage gauche du registre A < number > Division Binaire Diviseur : B Dividende : A A Décalage gauche du registre A - < number > Division Binaire Diviseur : B Dividende : A (AH -  AH 1 A < number > Exercice Réaliser les circuits qui peuvent faire cette opération et vérifier le fonctionnement en exécutant l 'opération en mode pas a pas. [...]

[...] Elem Ri S1i S2i Q Q Op. [...]