Le microprocesseur

Résumé du document

Cours d'informatique portant sur l'architecture de l'ordinateur, et ici sur le microprocesseur.

Extraits

[...] Unité de Commande Constituée de : Compteur Ordinal : Registre contenant l'adresse de la prochaine instructionProgram Counter Registre d'Instruction : contient le code de l'instruction en cours Décodeur : Décode l'instruction (sélection de la bonne fonction) Séquenceur : Ordonne et Synchronise les blocs-opération pour l'instruction décodée Les registres Mémoires internes au processeur Nombre dépend du processeur Entre 10 et 100 voire plus ! Processeur performant Beaucoup de registres Taille dépend du processeur Exprimée en bits. [...]

[...] Département Informatique Le microprocesseur Contenu du cours Plan Constitution Fonctionnement Langage Architectures à Pipeline Processeurs RISC Le microprocesseur Circuit intégré complexe Intègre toutes les fonctions d'un processeur Inventé par Ted Hoff Commercialisé par Intel le 15/11/1971 4004 2300 transistors 60000 opérations par seconde Introduction Aujourd'hui Plusieurs types de processeurs Plusieurs fabricants Grande variété de chaque type Caractéristiques nombreuses Fréquence, consommation, transistors Mips (Million of Instructions Per Second) Mflops (Million of Floating Operations per Second) Contenu du cours Introduction Constitution Fonctionnement Langage Architectures à Pipeline Processeurs RISC Physiquement Vulgaire bout de silicium dopé Wafer : Galette de plusieurs processeurs 1 processeur : quelques millimètres carrés Plus finement : Millions de transistors 1 transistor interrupteur commandé en tension Plusieurs transistors portes logiques Logiquement 2 unités fonctionnelles séparées Unité de Commande Dirige le processeur Génère les signaux Coordonne l'exécution des instructions Unité Arithmétique et Logique Décode&Calcule les instructions c.f. cours sur la logique programmée. [...]

[...] Caractérise le processeur Processeur 32 bits. Les registres Plusieurs types de registres Généraux (accumulateurs)registres à tout faire Registres spécifiques RI : instruction en cours PC : @ prochaine instruction SP : @ sommet de pile BP : Pointeur de base (voir 2nd semestre) SI,DI : Registres d'index Les registres Registres de débogage Registres MMX, SSE, FPU Autres Registre d'état (Program Status Word / Condition Code Register) Ensemble de booléens (drapeaux) Mémorise l'état du processeur Ex : Z = Résultat précédent nul C = Retenue à propager Contenu du cours Introduction Constitution Fonctionnement Langage Architectures à Pipeline Processeurs RISC Fonctionnement Lit instruction suivante Bus Adresse PC Bus Commande Lire instruction RI Bus Donnée Incrémente compteur ordinal PC PC + taille(RI) Décode Instruction ex: Add A,(123) A A + contenu [...]

[...] Fonctionnement Lit données (facultatif) Bus A 123 Bus C lire donnée tmp Bus D Transfert données UAL UAL.1 A UAL.2 tmp UAL.RI addition Fonctionnement UAL calcule opération Activation de l'additionneur intégral tmp UC range résultat A tmp Recommence Lit & Exécute instruction suivante Pas de repos pour un processeur Résumé Lit instruction suivante Avance compteur Ordinal Décode Instruction Lit données (facultatif) Fournit Données UAL Exécute Instruction (UAL) Range résultat Et recommence Contenu du cours Introduction Constitution Fonctionnement Langage Architectures à Pipeline Processeurs RISC Jeu d'instructions Ensemble d'opérations élémentaires réalisables par le mP De 50 (RISC) à + de 1000 (CISC) Transfert de données Arithmétique Logique Entrées/Sorties Sauts / Branchements Langage machine Code binaire stockant des instructions Ex : A = A + 12 ADD.L %eax 83h 00h 0Ch Nécessité d'utiliser un assembleur Contenu du cours Introduction Constitution Fonctionnement Langage Architectures à Pipeline Processeurs RISC Notion de pipeline 1 instruction 5 étapes ticks) IF : Instruction Fetch DEC : Decodage Ex : Execution Mem : Memory access WB : Write Back travail à la chaîne (merci M. Tailor) A chaque coup d'horloge (tick),5 instructions sont en cours Exemple : Si Suite Problèmes Résultat de I1 nécessaire pour faire I2 Diffère I2 tant que résultat pas disponible Même ressource utilisée par I1 et I2 Diffère I2 tant que ressource pas libre Aléa de branchement Si test alors . [...]

[...] sinon . Pari sur le résultat du test Ok : exécution optimale Faux : annule toutes opérations commencéesdepuis le pari (très coûteux) Architecture SuperPipeline Subdivision des opérations élémentaires Pipeline plus long, fréquence plus élevée Problème : prédiction de branchement incorrecte vidage pipeline obligatoire Ex: Pentium : longueur = 5 Pentium 3 : longueur = 10 Pentium 4Northwood : longueur = 20 Pentium 4Prescott : longueur = 31 Pentium 4Conroe : longueur = 14 (futur) Athlon 64 : longueur = 12 Architecture Super-Scalaire Plusieurs pipelines par mP Traitements parallèles Parrallélisation Gains de performances Taille plus importante Augmentation Coûts Augmentation température Diminution fréquence Contenu du cours Introduction Constitution Fonctionnement Langage Architectures à Pipeline Processeurs RISC Pourquoi ? [...]