Conception détaillée en VHDL d'un Digicode

Résumé du document

Enfin, nous étudierons une approche à la synthèse RTL sous forme de schéma afin de poser les bases à une bonne synthèse RTL. Nous expliciterons dans un premier temps l'architecture physique du circuit en détaillant les différents blocs. Puis dans un deuxième temps, nous nous intéresserons à la machine de Moore ainsi qu'à la synoptique de la décomposition RTL.

Nous avons aussi mis en annexe les codes VHDL de la modélisation du circuit Digicode afin de mieux se rendre compte du travail réalisé (...)

Extraits

[...] Ce projet était divisé en 8 séances de 4 heures complétées par du travail sur les machines de l'écoles avec le logiciel SCIROCCO ou bien chez soi grâce au Webpack ISE 6.2 de Xilinx. Grâce à ces logiciels nous avons pu tester les caractéristiques du circuit et intégrer la description des composants dans un circuit reprogrammable FPGA Spartan II de Xilinx. Ce rapport reprend les grandes parties de la conception d'un circuit programmable. Dans une première partie, nous étudierons le sujet de manière à clarifier le problème et à émettre les hypothèses si nécessaire. [...]

[...] Nous préciserons l'algorithme et nous nous attacherons à expliquer de manière claire notre description comportementale. Pour cela, on pourra apprécier les résultats de la simulation comportementale sous forme de chronogrammes. Enfin, nous étudierons une approche à la synthèse RTL sous forme de schéma afin de poser les bases à une bonne synthèse RTL. Nous expliciterons dans un premier temps l'architecture physique du circuit en détaillant les différents blocs. Puis dans un deuxième temps, nous nous intéresserons à la machine de Moore ainsi qu'à la synoptique de la décomposition RTL. [...]

[...] Les signaux de sorties sont également quasiment identique à une exception prés : 1 Contrairement au comportemental l'alarme se maintient jusqu'à un reset mais aurait tout aussi bien pu être stoppé par le programmeur.Cette différence provient du fait qu'en RTL les phases sont prises en compte et ici le système reste bloqué en phase P8. Conclusion Le projet précédent (Mastermind) nous avait habitué à la syntaxe particulière en VHDL et aussi à la manière dont on se place pour décrire l'architecture. En effet, il nous a fallu décrire de manière fonctionnelle notre architecture du point de vue interne dans un premier temps et externe lors de l'élaboration du test_bench. Nous nous sommes aperçu de l'importance d'un Dossier d'architecture qui nous a permis de changer l'architecture prévue au début. [...]

[...] Il permet de sécuriser l'entrée d'un local suivant trois niveaux de sécurité avec un code confidentiel pour chaque employé. Il existe en effet au sein de cette entreprise différentes catégories de personnel qui suivant leurs fonctions ont accès aux trois niveaux ou seulement à deux niveaux ou uniquement aux espaces administratifs. Le but de ce projet est de modéliser le système qui permettra l'ouverture de la porte si le code entré par un employé est valide et si son niveau de priorité correspond au niveau de sécurité du bâtiment. [...]

[...] Ce mode programmation est indépendant du mode utilisateur qui permet la saisie et le traitement d'un code entré par un membre du personnel de l'entreprise. La vue externe de ce système peut être représentée comme suit : Ce système est défini par différents signaux d'entrée et de sortie. RST est la commande asynchrone de reset. CK est l'horloge système sur front montant. Nous savons qu'elle a une fréquence de 500 KHz. PGM et LOAD sont les signaux de commandes pour sélectionner le mode et pour l'enregistrement du code présent sur le bus d'entrée des codes saisis (BI). [...]